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基本原理#

級聯積分梳狀濾波器（Cascade Integrator Comb）は、多速率信号処理において非常に効率的なデジタルフィルターです。CIC フィルターはローパスフィルターの特性を持ち、以下の利点があります：

• フィルター係数はすべて$1$であり、設計時にフィルター係数を保存する必要がなく、ストレージユニットを節約し、フィルタリング時には加算器と累積器のみが必要で、乗算器は不要です。
• 構造が規則的で、全体の構造に影響を与えずに補間因子を柔軟に設定できます。

積分器#

積分器の構造は

時域では次のように表されます：

周波数域では次のように表されます：

積分器の振幅スペクトルは次のようになります：

この式から、積分器は極点$(\omega = 2k \pi$、$k$は整数) のみを持ち、零点は持たず、直流信号に対して無限大の増幅を持つことがわかります。

梳狀濾波器#

時域では次のように表されます：

R と M の積は梳狀濾波器の遅延長を示します。

周波数域では次のように表されます：

振幅スペクトルは次のようになります：

梳狀濾波器は零点のみを持ち、極点は持たないことがわかります。

R=8、M=1 の場合、構造は次のようになります：

これにより、単一級 CIC フィルターの振幅スペクトルは次のようになります：

$\mathrm {RM\omega}/2=\mathrm {k}:\pi $、すなわち $w=\frac {2k\pi}{RM}\quad (k=\pm1,\pm2,\cdots,\pm (RM-1))$ のとき、零点を確定できます。

$\omega /2 =k\pi$、すなわち$\omega = 2k\pi$のとき、このときの振幅応答は次のようになります：

これにより、零極点の相殺が実現されます。

単一級 CIC フィルターは$\omega =0$のとき$\left| H_{CIC}(e^{j\omega}) \right|=RM$であるため、主瓣区間は$\begin{bmatrix}0,\frac{2\pi}{RM}\end{bmatrix}$であり、残りはすべて副瓣で、第一副瓣レベルは次のようになります：

したがって、副瓣抑制は次のようになります：

$\mathrm{R}\rightarrow\infty$のとき、副瓣抑制は次のようになります：

単一級 CIC フィルターの阻止帯減衰は次のようになります：

通帯内容差（通帯波紋）は次のようになります：

ここで、b は帯域幅比率因子です。

単一級 CIC フィルターの副瓣レベルは高いため、多段 CIC 級聯によって改善できます。

N 級 CIC 級聯フィルターにおいて、副瓣抑制、阻止帯減衰、通帯内容差は次のように表されます：

CIC フィルターの階数を増やすことで、副瓣抑制と阻止帯減衰を増加させることができますが、通帯内容差が大きくなります。したがって、通帯性能を考慮して、通常は$N\leq5$を選択します。$N$が不変のとき、帯域幅比率因子$b$が小さいほど、CIC フィルターの通帯と阻止帯特性も良好になります。したがって、CIC は一般に補間システムの最後の段階に位置します（入力レートが最も高い）。

位増加問題#

多段フィルターの振幅応答から、$\omega \rightarrow 0$のとき：

これにより、多段 CIC フィルターが引き起こす可能性のある振幅増益の最大値は次のようになります：

入力データ$x(n)$が符号付き数で、ビット幅が$B_{in}$、値の範囲が$[-2^{B_{in}-1},2^{B_{in}-1}-1]$であると仮定すると、出力$y(n)$の最大値は次のようになります：

したがって、出力の最大ビット幅は次のようになります：

FPGA 設計時には、出力信号のビット幅を適切に設定し、データのオーバーフローを防止する必要があります。リソースを節約するために、各段階で適切にビットを切り捨てることもできます。